Projektovanje namenskih računarskih struktura u obradi signala

Презентација на тему: "Projektovanje namenskih računarskih struktura u obradi signala"— Транскрипт презентације:

1 Projektovanje namenskih računarskih struktura u obradi signala
Predavanje VI Sprega sa periferijama dr Marija Antić,

2 SPI (Serial Peripheral Interface)
Razvijen u Motoroli Omogućava potpuni dupleks između jednog vodećeg (master) i više pratećih (slave) uređaja Ne postoji zvanična specifikacija, već mnoštvo ad-hoc specifikacija U većini primena koristi se 3 + n linija, gde je n broj slave uređaja Takt Master Output / Slave Input Master Output / Slave Output Slave Select

3 Režimi rada SPI sprege Parametar CPOL za kontrolu polariteta takta
Sprega aktivna na logičku jedinicu, vodeća ivica takta rastuća (CPOL = 0) Sprega aktivna na logičku nulu, vodeća ivica takta opadajuća (CPOL = 1) Parametar CPHA određuje kada se podatak smatra validnim: Podatak se očitava na vodeću ivicu takta (CPHA = 0) Podatak se očitava na prateću ivicu takta (CPHA = 1)

4 Prenos podataka putem SPI
Vodeći uređaj odabira prateći tako što postavi njegovu SS liniju na nulu Sačeka se (ako je potrebno) da se prateći uređaj pripremi za komunikaciju Vodeći uređaj šalje takt po SCLK liniji, u svakoj periodi takta prenosi se po jedan bit podatka na MISO i MOSI liniji

5 Prenos podataka, režim 0 SPI sprega u režimu 0 (CPOL = 0, CPHA = 0)
Prateći uređaj prima podatak na vodeću (uzlaznu) ivicu takta, a pomeranje se vrši na silaznu

6 Prenos podataka, režim 1 SPI sprega u režimu 1 (CPOL = 0, CPHA = 1)
Prateći uređaj prima podatak na prateću (silaznu) ivicu takta, a pomeranje se vrši na uzlaznu

7 Nezavisni prateći uređaji
Postoje nezavisne SS linije za sve prateće uređaje

8 Ulančani prateći uređaji
Jedna SS linija, izlaz svakog pratećeg uređaja povezan sa ulazom sledećeg pratećeg uređaja u lancu Prateći uređaji u jednom komandnom ciklusu prime podatak sa MOSI linije, u sledećem isti podatak proslede dalje kroz lanac Promena nivoa na SS liniji je signal da treba izvršiti komandu koja je primljena u poslednjem ciklusu

9 Propagacija podatka u lancu

10 I2C (Inter Integrated Circuit)
Razvijen u firmi Philips Omogućava sprezanje više vodećih i više pratećih uređaja Niske brzine komunikacije (tipično takt 100 kHz, brzi (fast) režim podržava do 400 kHz, high speed do 3.4 MHz i ultra brzi do 5 MHz) Svega dve žice mogu povezati i do 128 uređaja SCL – serijski takt SDA – podaci

11 Linije I2C U svakom ciklusu takta prenosi se jedan bit podatka na SDA liniji za podatke SDA signal može se promeniti samo kada je SCL signal takta na niskom nivou, tokom visokog nivoa takta podatak mora biti stabilan

12 START i STOP markeri Vodeći uređaj inicira komunikaciju START markerom
Promena SDA linije sa visokog na niski nivo, dok je SCL na visokom nivou Vodeći uređaj zaustavlja komunikaciju STOP markerom Promena SDA linije sa niskog na visoki nivo, SCL mora biti na visokom nivou za to vreme Posle START markera, magistrala se smatra zauzetom do STOP makera, tako da drugi prateći uređaji neće pokušati komunikaciju

13 Ponovljeni START marker
Vodeći uređaj može generisati i nekoliko START markera za redom, pre generisanja STOP markera

14 Prenos podataka putem I2C
Podaci se prenose u paketima od 8 bita (1 bajt) Svaki paket mora biti potvrđen ACK bitom (logička nula je ACK, logička jedinica NACK) Vodeći uređaj generiše takt i za ACK bit Ako ACK izostane, smatra se da prateći uređaj nije spreman da primi sledeći bajt podatka, ili da nema više podataka za slanje.

15 Dinamika I2C sprege START marker Prozivanje adrese pratećeg uređaja
R/W bit (0 znači da će prateći uređaj primati, a 1 da će slati podatke) ACK/NACK bit Prenos podataka

16 Upis/čitanje sa periferije

17 JTAG (Joint Test Action Group)
Koristi se za ispitivanje i debagovanje namenskih sistema Uređaj koji podržava JTAG debagovanje sadrži BSR registar (Boundary Scan Register) Svaki bit u BSR predstavljen je jednom graničnom ćelijom (boundary cell), koja može raditi u operativnom ili testnom režimu U testnom režimu, ćelija omogućava slanje podatka uređaju, ili proveru određene vrednosti signala na ploči

18 JTAG testna pristupna sprega (TAP)
Četiri obavezne nožice: TDI (Test Data In) – ulazni podaci TMS (Test Mode Select) – odabir režima TCK (Test Clock) – takt TDO (Test Data Out) – izlazni podaci Opciona nožica: TRST (Test Reset) TAP kontroler na osnovu ovih signala odlučuje šta treba da se uradi

19 JTAG registri Instrukcioni registar Registri za podatke
Na osnovu instrukcije, TAP kontroler zna šta treba da uradi Registri za podatke BSR – Boundary Scan Register, omogućava prenos podataka između I/O pinova i uređaja BYPASS – omogućava da se podaci sa TDI odmah proslede na TDO IDCODES – sadrži ID uređaja i omogućava da se uređaj uveže sa odgovarajućim BSDL (Boundary Scan Description Language) fajlom, koji sadrži detalje testa za taj uređaj

20 JTAG instrukcije Obavezne:
BYPASS ( ) Omogućava da se TDI i TDO linija povežu preko BYPASS registra. Ovo je potrebno u JTAG lancu, kada podatak treba proslediti do nekog drugog uređaja u lancu EXTEST ( ) TDI i TDO se povezuju na BSR, izvršava se akcija u skladu sa stanjem TAP kontrolera (očitavanje pinova, postavljanje podataka na određene linije) SAMPLE/PRELOAD ( ) TDI i TDO se povezuju na BSR, ali se ne izvršava testna akcija, već se samo prati stanje uređaja u normalnom režimu rada Postoji i mnoštvo opcionih koje ne moraju biti implementirane

21 JTAG lanac Izlaz jednog JTAG uređaja povezan na ulaz sledećeg u lancu

22 JTAG lanac Instrukcija koja se izvršava postavlja se u instrukcioni registar uređaja od interesa, dok ostali izvršavaju BYPASS instrukciju Svi TAP kontroleri biće u istom stanju, ali će akcija biti ignorisana zbog BYPASS instrukcije